以降とは?

インテルは9月19日、半導体製造プロセスの新しいブレイクスルーとなる加工技術「トライ・ゲート・トランジスタ」を開発したと発表した。このトライ・ゲート・トランジスタ技術により、18カ月でCPUの性能が2倍になるという“ムーアの法則”が2010年以降も有効になると、同社は説明する。
半導体の製造プロセスは年々微細化が進み、性能向上が図られている。現在のPCアーキテクチャの主流であるPentium4では、0.13μm(130nm)のプロセス・ルールが用いられており、その駆動クロック周波数は2.8GHzにまで到達している。
ムーアの法則が健在であると語る、米インテル 技術・製造本部 ロジック技術開発部門 コンポーネント・リサーチ
だが、米インテル 技術・製造本部 ロジック技術開発部門 コンポーネント・リサーチ ディレクタのジェラルド・マーシック(Gerald T.
Marcyk)氏によれば、プロセス・ルールが30nm以下に到達した場合、現状のシングル・ゲートのプレーナ型トランジスタ構造では、リーク電流の増大により、もはや性能向上は望めないという。
リーク電流とは、回路のオン/オフにかかわらず回路上に漏れてしまう電流のこと。リーク電流が増大すると、性能維持のためにより高い電圧が必要となり、結果として大消費電力/高発熱という現象が発生してしまう。これは、トランジスタ数が多ければ多いほど顕著に現れ、従来までのプロセス・ルールでこそ大きな問題にならなかったものの、ここ最近の最新プロセッサでは無視できないレベルにまでなっており、この問題の解決が次の世代に進むための必須課題として検討されてきた。
同社が今回発表したトライ・ゲート・トランジスタと呼ばれる技術は、これまで2次元的だったゲート構造を立体化することで、動作速度の向上と流れる電流量の増大を実現している(イメージとしては、立方体の上辺だけでなく、2側面も用いる)。トライ・ゲートは、リーク電流低減のため完全空乏型シリコン層上に形成される。さらに、リーク電流の抑制に効果のある高誘電率絶縁膜(High-k材料)の採用も可能。これらリーク電流低減に対する試みにより、近い将来原子炉並みになるといわれていたCPUの発熱量の抑制や、ノートPCでも十分に駆動可能な消費電力を確保できるようになるはずだ。
前出のマーシック氏は、「ムーアの法則にのっとり、インテルは2年ごとに新しいプロセス・ルールを導入していく。2003年には90nm世代に移行し、以降は65nm、45nm、32nmと2009年までのロードマップを描いてる。先日、テラ・ヘルツ・トランジスタへの取り組みを発表したが、2010年以降もプロセッサの性能向上は継続していく」と、ムーアの法則が健在であることを示しつつ、今後も業界のリーダーとして、従来のプレーナ型から今回のトライ・ゲート・トランジスタのような非プレーナ型トランジスタへの半導体業界の移行を推進していくと語った。
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[ 54] @IT:2010年以降も“ムーアの法則”は健在、とインテル
[引用サイト]  http://www.atmarkit.co.jp/news/200209/20/intel.html

まず,DRAMの50nm以降へのスケーリングに関わる課題をKim氏は二つ挙げた。第1に必要なキャパシタ容量を確保できなくなること,第2にセル・トランジスタのリーク電流が増大することである。
第1の課題について,DRAMで十分なデータ保持期間を保つためには最低25fFのキャパシタ容量が必要とし,50nm以降に既存の方式ではその要求を満たせなくなると指摘した。キャパシタ容量の確保のために,100nm以降で導入されているHf2OやHfO2/Al2O3,ZrO2などに代わる新たな高誘電率(high-k)材料が必要になるとし,その候補としてRu/絶縁膜/Ruの多層膜を挙げた。第2の課題については,同社が100nm以降に適用している「RCAT(Recessed Channel Array Transistors)」のようなチャネルの形状を変形させたトランジスタに代わってFin FETが必要になる可能性が高いとした。
次に,NAND型フラッシュ・メモリーの50nm以降へのスケーリングに関わる課題として,次の三つを挙げた。(1)物理的なスケーリング(physical scaling)の限界,(2)電気的なスケーリング(electrical scaling)の限界,(3)スケーリングがデータの信頼性におよぼす影響(reliability scaling)である。
(1)物理的なスケーリングの限界には次の二種類があるとする。第1に,隣接するメモリー・セルの距離が近づくことで浮遊ゲート同士が容量結合を生じ,データ読み出しの際のトランジスタのしきい電圧がバラつくこと。第2に,浮遊ゲートの縦方向の寸法に比べて横方向の寸法が小さくなり,制御ゲートへの印加電圧に対するゲート絶縁膜に印加される電圧の比が下がることである。
第1の課題に対してはSONOS構造の導入が,第2の課題には浮遊ゲートの形状をU字型に変形するといった手法が有効であるとする。
(2)電気的なスケーリングの限界とは,セル・トランジスタのリーク電流の増大を指す。リークが特に顕著になる30nm以降の世代ではFin FETの導入が必須になるとする。(3)スケーリングがデータの信頼性に及ぼす影響として,40nm以降では1浮遊ゲート当たりの電荷量が荷電粒子100個程度まで減少し,許容されるリーク電荷量が荷電粒子10個程度まで減少することに言及した。この課題に対してもSONOS構造の導入が有効であり,特に同社が開発を進めるTANOS(TaN/Al2O3/SiN/SiO2/Si)構造がその最適解になる可能性が高いとしている。
なお,Samsungのメモリー技術などについては,同社が「第4回半導体メモリー・シンポジウム」で講演する予定である。
自動車や民生機器の省エネ化・低コスト化の切り札として,パワー半導体に注目が集まっている。本セミナーは,自動車,デバイス・機器メーカーの開発担当者が一堂に会し,Siをベースとしたパワー半導体ビジネスの展望や,Siの物理限界を突破するSiCやGaNによるパワー半導体の可能性を議論。同分野のいまとこれからがすべてわかる,関係者必見のプログラムです。●講演企業(予定)● トヨタ自動車 / 独Infineon Technologies AG / NECエレクトロニクス / 新日本製鉄 / 三菱電機 / ローム / 松下電器産業
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[ 55] 【IEDM】DRAMとNANDの50nm以降のスケーリング手法,Samsungが示す - Silicon Online - Tech-On!
[引用サイト]  http://techon.nikkeibp.co.jp/article/NEWS/20051207/111443/

「夏になってユーザーが休暇に入ると私たちが扱う通信トラフィックは下がる傾向がありました。今年の夏にも同じ現象が起きたのですが,驚いたのは同時に携帯電話機からのトラフィックが大きく増えたことです。ユーザーはパソコンの電源を落として,携帯電話機に切り替えたのではないかと思えるほどでした。とくにiPhoneの発売以降は,トラフィックに大きな変化がありました」(Mayer氏)。iPhoneの発売日は2007年6月29日である。
検索と携帯電話機を組み合わせた地域向けビジネスの今後の可能性を強調するため,Mayer氏は舞台上でiPhoneと同社の音声入力技術を利用したビジネス情報検索サービス「Google Voice Local Search」のデモを行った。これは2007年4月から開始した試験的なサービスで,今のところ米国に限定されている。同サービスでは,まずユーザーはケータイで無料の電話番号に電話を掛ける。繋がったら,ユーザーは希望の店舗の情報を音声で検索することができる。見つかった店舗情報が,SMS(short message service)メッセージとしてユーザーの携帯電話機に転送される機能もある。Mayer氏は,iPhoneに届いたSMSメッセージの中のリンクをクリックすると,iPhoneに搭載された「Google Maps」が起動し,店の地図情報などを表示するというデモを見せた。「iPhoneの『つまんで伸ばす(pinch and stretch)』インターフェースなら,Google Mapsは簡単に操作できますから」(Mayer氏)。
【訂正】記事掲載当初,タイトルに「iPod発売以降」としていましたが,正しくは「iPhone発売以降」でした。お詫びして訂正いたします。記事は修正済みです。
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[ 56] iPhone発売以降,Googleへのケータイからのトラフィックが増加【訂正あり】 - モバイル - Tech-On!
[引用サイト]  http://techon.nikkeibp.co.jp/article/NEWS/20070823/138110/



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